長短チャネル金属ゲートデバイスを有する集積回路及び製造方法

专利摘要:
各々層間誘電体（７５）が重ねられた短チャネル（ＳＣ）デバイス（１６）及び長チャネル（ＬＣ）デバイス（１８）を含む集積回路を製造するための方法が提供される。ＳＣデバイス（１６）はＳＣゲートスタック（３４）を有し、ＬＣデバイス（１８）はダミーゲート（５０）を最初に有する。一つの実施形態では、その方法は、ダミーゲート（５０）を除去してＬＣデバイストレンチ（９６）を形成するステップと、ＳＣデバイス（１６）及びＬＣデバイス（１８）を覆うように金属ゲート材料（９８）を堆積させるステップとを含む。金属ゲート材料（９８）はＳＣゲートスタック（３４）に接触し且つＬＣデバイストレンチ（９６）を実質的に埋める。
公开号:JP2011515840A
申请号:JP2010550700
申请日:2009-03-13
公开日:2011-05-19
发明作者:ジェイ．クルース ジョージ；ジー．ペレリン ジョン；ジェイ．ハーグローブ マイケル；ジェイ．カーター リチャード
申请人:アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドＡｄｖａｎｃｅｄ Ｍｉｃｒｏ Ｄｅｖｉｃｅｓ Ｉｎｃｏｒｐｏｒａｔｅｄ；
IPC主号:H01L21-8234

专利说明:

[0001] 本発明は、一般的に集積回路に関し、特に長短チャネル金属ゲートデバイスの両方を有する集積回路及びそのような回路を作製するための方法に関するものである。]
背景技術

[0002] 今日における集積回路（ＩＣｓ）の大多数は、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴｓ）又は単純にＭＯＳトランジスタとも称される複数の相互接続された電界効果トランジスタ（ＦＥＴｓ）を用いて実装されている。ＭＯＳトランジスタは、制御電極として機能するゲート電極とソース及びドレイン電極とを備えている。ソース及びドレイン電極間にはチャネルが延在する。トランジスタ基板内に反転領域を形成するのに十分な電圧（「スレッショルド電圧」又はＶｔと称される）がゲート電極に印加されると、このチャネルを通って電流が流れる。]
[0003] 金属ゲートスタック(metal gate stacks)及び高ｋ誘電体を採用しているＭＯＳトランジスタにとっては、そのデバイスがＮＭＯＳ又はＰＭＯＳのいずれであっても、目標Ｖｔ（ここでは「バンド端Ｖｔ」と称する）が伝導バンド又は価電子バンド端の１００ミリボルトの範囲内に対応していることが好ましい。しかし、いくつかの理由によって、バンド端Ｖｔを有する金属ゲートＭＯＳトランジスタを構成することが困難であると立証されてきた。高ｋ材料中に含まれている酸素空孔に起因する一定の正電荷がトランジスタのスレッショルド電圧を所望のバンド端Ｖｔからずらしてしまうことがある。また、バンド端スレッショルド電圧を生じさせる仕事関数（例えば概ね４．７乃至５．１電子ボルトの仕事関数）を有する金属は、典型的には摂氏４００度を超える温度で熱的に不安定である。そのような熱的に不安定な金属は、ソース—ドレイン活性化焼鈍の間にさらされる高温に通常は耐えることができない。この理由により、熱的に不安定な金属から形成された金属ゲートを備えたＭＯＳトランジスタを構成するためには、ゲートを最後にする方法(gate-last approach)が一般的に採用される。例えば、ダマシン(damascene)処理が採用されてよく、この場合、最初にダミーゲートが設置され、次いでエッチングにより除去されて、溝(trench)が形成される。熱的に不安定な金属は次いでトレンチ内に堆積させることができ、それを研磨することで永続的な金属ゲートが画定される。]
[0004] 上述したダマシン処理は、長チャネル（ＬＣ）トランジスタ（例えばチャネル長が所定の値、例としては概ね０．１μｍを超えるであろうデバイス）と組み合わせた使用が一般的には好適である一方で、短チャネル（ＳＣ）トランジスタ（例えばチャネル長が前述の所定の値以下であるデバイス）と組み合わせて用いた場合にいくらかの不利な点を有している。例えば、デバイスのサイズが小さいことにより、エッチング処理の間にダミーゲート全体を除去することがでない場合がある。また、金属ゲート材料は、ＳＣトランジスタのトレンチ開口を越えて堆積させられるときに、トレンチが完全に充填される前にトレンチの口の近くでくびれ切れることがある。その結果、トレンチの本体内に空隙(voiding)が生じる可能性がある。このように、ＳＣトランジスタ及びＬＣトランジスタを備えたＩＣにとってはダマシン処理は一般的には許容することができず、両タイプのトランジスタのための金属ゲートを構成するのに通常はエッチング処理が利用され、ＬＣトランジスタにおける熱的に不安定な金属の使用を避けてバンド端電圧スレッショルドを達成することが広く行われている。]
発明が解決しようとする課題

[0005] そこで、短チャネルデバイス及び長チャネルデバイスを有するＭＯＳトランジスタを製造するための方法であって、短長チャネルデバイスの両方に対してバンド端電圧スレッショルドの達成を可能にする方法を提供することが望まれている。特に、長チャネルデバイスの製造においては熱的に不安定な金属の使用を可能にする一方で、短チャネルデバイスの内部に存在する酸素空孔を修復することも可能にするそのような方法が望まれている。また、本発明の他の望ましい特徴及び特性は、添付図面並びに既述の技術分野及び背景技術と共に以下の詳細な説明及び添付の特許請求の範囲から明らかになろう。]
課題を解決するための手段

[0006] 各々層間誘電体が重ねられた短チャネル（ＳＣ）デバイス及び長チャネル（ＬＣ）デバイスを含む集積回路を製造するための方法が提供される。ＳＣデバイスはＳＣゲートスタックを有し、ＬＣデバイスはダミーゲートを最初に有する。一つの実施形態では、その方法は、ダミーゲートを除去してＬＣデバイストレンチを形成するステップと、ＳＣデバイス及びＬＣデバイス上に又はＳＣデバイス及びＬＣデバイスを覆うように金属ゲート材料を堆積させるステップとを含む。金属ゲート材料はＳＣゲートスタックに接触し且つＬＣデバイストレンチを実質的に又は十分に埋める。]
[0007] 他の実施形態によると、基板と、短チャネル（ＳＣ）デバイスと、長チャネル（ＬＣ）デバイスと、基板の上面上に又は基板の上面を覆うように堆積させられたエッチング停止層と、エッチング停止層の上面上に又はエッチング停止層の上面を覆うように堆積させられた層間誘電体とを含む集積回路が提供される。ＳＣデバイス及びＬＣデバイスの各々は、基板内に形成されたソースと、基板内でソースから離れて形成されたドレインと、基板内でソース及びドレインの間に形成されたチャネルとを含む。ＳＣデバイスはＳＣゲートスタックを更に含み、ＳＣゲートスタックは、チャネルの上方に配置されたＳＣゲート絶縁体と、ゲート絶縁体の上方に配置されたＳＣ金属ゲートと、金属ゲートの上方に配置された多結晶シリコン層と、多結晶シリコン層の上方に配置されたシリサイド(silicide)層とを含む。ＬＣデバイスは、チャネルの上方に配置されたＬＣゲート絶縁体と、ゲート絶縁体に接触するＬＣ金属ゲートとを更に含む。ＳＣキャップが層間誘電体内に配置されてＳＣゲートスタックに接触している。ＳＣゲートスタック及びＬＣ金属ゲートはエッチング停止層を介して延在し、ＳＣキャップ及びＬＣ金属ゲートは層間誘電体の上面を介して露出させられている。]
[0008] 他の実施形態によると、基板と、短チャネル（ＳＣ）デバイスと、長チャネル（ＬＣ）デバイスと、基板の上面上に堆積させられたエッチング停止層と、エッチング停止層の上面上に又は上面を覆うように堆積させられた層間誘電体とを含む集積回路が提供される。ＳＣデバイスは、基板の第１の部分の上方に配置されたＳＣゲート絶縁体と、ゲート絶縁体の上方に配置されたＳＣ金属ゲートと、金属ゲートの上方に配置された多結晶シリコン層と、多結晶シリコン層上に形成されたシリサイド層とを含む。ＬＣデバイスは、基板の第２の部分の上方に配置されたＬＣゲート絶縁体と、ゲート絶縁体上に横たわるＬＣ金属ゲートとを含む。ＳＣキャップが層間誘電体内に配置されてＳＣゲートスタックに接触しており、ＳＣキャップはＬＣ金属ゲートと実質的に同じ金属から形成される。]
図面の簡単な説明

[0009] 以下の図面とともに本発明を説明する。図面中同様の符号は同様の要素を示す。]
[0010] 図１は例示的なデバイス製造処理の間に実行されるステップの第１の群を示す簡略断面図（その１）である。
図２は例示的なデバイス製造処理の間に実行されるステップの第１の群を示す簡略断面図（その２）である。
図３は例示的なデバイス製造処理の間に実行されるステップの第１の群を示す簡略断面図（その３）である。
図４は例示的なデバイス製造処理の間に実行されるステップの第１の群を示す簡略断面図（その４）である。
図５は例示的なデバイス製造処理の間に実行されるステップの第１の群を示す簡略断面図（その５）である。
図６は例示的なデバイス製造処理の間に実行されるステップの第１の群を示す簡略断面図（その６）である。
図７は例示的なデバイス製造処理の間に実行されるステップの第１の群を示す簡略断面図（その７）である。
図８は例示的なデバイス製造処理の間に実行されるステップの第１の群を示す簡略断面図（その８）である。
図９は例示的なデバイス製造処理の間に実行されるステップの第１の群を示す簡略断面図（その９）である。] 図１ 図２ 図３ 図４ 図５ 図６ 図７ 図８ 図９
[0011] 図１０は図９に示される例示的な焼鈍ステップの短チャネルデバイススレッショルド電圧に対する効果を示すグラフである。] 図１０ 図９
[0012] 図１１は例示的なデバイス製造処理の間に実行されるステップの第２の群を示す簡略断面図（その１）である。
図１２は例示的なデバイス製造処理の間に実行されるステップの第２の群を示す簡略断面図（その２）である。
図１３は例示的なデバイス製造処理の間に実行されるステップの第２の群を示す簡略断面図（その３）である。
図１４は例示的なデバイス製造処理の間に実行されるステップの第２の群を示す簡略断面図（その４）である。] 図１１ 図１２ 図１３ 図１４
実施例

[0013] 以下の詳細な説明は本質的に単なる例示的なものであり、本発明又は本発明の適用及び利用を限定することは意図されていない。また、前述の技術分野、背景技術、概要又は以下の詳細な説明において説明され又は暗示されたいかなる理論によっても拘束されることを意図するものではない。「ＭＯＳデバイス」という用語は、金属ゲート電極及び酸化物ゲート絶縁体を有するデバイスを適切に参照するが、全体を通して当該用語は、半導体基板上のゲート絶縁体（酸化物であるか他の絶縁体であるかにかかわらず）上に位置する導体ゲート電極を含むいかなる半導体デバイスをも参照するものとして用いられるであろう。]
[0014] 以下、図１乃至１４を参照して、Ｐ型短チャネル（ＳＣ）トランジスタ及びＰ型長チャネル（ＬＣ）トランジスタを有する集積回路の製造のための例示的な方法を説明する。しかしながら、他の種類のＳＣ及びＬＣデバイスを含む集積回路を構成するために本発明方法の代替的な実施形態が用いられてよいことを強調しておく。例えば、同様な方法ステップは、ドーパントの種類を適切に変更したＮ型ＭＯＳデバイスの製造において用いられるのに適している。また、同様な方法ステップは相補型ＭＯＳトランジスタ（ＣＭＯＳ）を製造するために用いることもできる。更に、ＭＯＳトランジスタの製造における種々のステップが周知であり、簡略化のためにここでは簡単にのみ言及しあるいは周知の処理の詳細については全体を省略する。] 図１
[0015] 図１乃至９並びに１１乃至１４は、短チャネル（ＳＣ）デバイス及び長チャネル（ＬＣ）デバイスを含む集積回路を製造するための例示的な方法の種々のステップを示す簡略断面図である。ここでの説明を目的として、「短チャネルデバイス」は所定長（Ｌ）より短いチャネル長を有するデバイスとして定義される。一方、「長チャネルデバイス」は所定長（Ｌ）以上のチャネル長を有するデバイスとして定義される。所定長（Ｌ）の値は異なる実施形態の間で不可避的に変化するであろうが、非限定的な例としては、所定長（Ｌ）は約０．１マイクロメータ（μｍ）の値を有していてよい。] 図１
[0016] 最初に図１を参照すると、例示的な製造方法は、ＳＣトランジスタ１６及びＬＣトランジスタ１８が構成されることとなる半導体基板２０を提供するステップから開始される。半導体基板２０は望ましくはシリコン基板である（ここでは、「シリコン基板」という用語は、半導体産業で典型的に使用される比較的に純粋なシリコン材料の他にゲルマニウム等の他の元素が添加されたシリコンをも包含するものとして用いられる）。シリコン基板２０はバルクシリコンウエハであってよい。代替的には、図１に示されるように、シリコン基板２０は絶縁層２４（一般に「シリコン・オン・絶縁体ウエハ(silicon-on-insulator wafer)」又は「ＳＯＩウエハ」として知られる）上のシリコン薄層２２を備えていてよく、絶縁層２４は同様にシリコンキャリアウエハ２６によって支持されている。] 図１
[0017] シリコン基板２２の上面上にはゲート絶縁層２８が形成される。ゲート絶縁層２８はシリコン基板を酸化雰囲気中で加熱することで形成される熱成長二酸化シリコンであってよいが、望ましくは、ゲート絶縁層２８は、高ｋ誘電体材料、例えばＨｆＳｉＯ、ＨｆＯ２、ＺｒＯ２あるいは他の標準的な高ｋ誘電体の堆積によって形成される。ゲート絶縁層２８を形成するために、化学気相堆積（ＣＶＤ）、低圧化学気相堆積（ＬＰＣＶＤ）、及びプラズマ助長化学気相堆積（ＰＥＣＶＤ）等の任意の適切な堆積技術が利用可能である。ゲート絶縁層２８は、望ましくは約５ナノメータ（ｎｍ）未満の厚みまで堆積され、理想的には約３ｎｍ未満の厚みまで堆積される。]
[0018] 更に図１を参照すると、標準的な堆積技術を用いて金属ゲート層３０がゲート絶縁層２８上に堆積させられる。金属ゲート層３０を形成するのに堆積させられる金属は、一つにはＳＣトランジスタ１６にとっての望ましいスレッショルド電圧（Ｖｔ）を生じさせるように選択されるが、他の要因（例えば以下に説明される酸化処理）もまたＳＣトランジスタ１６の最終的なＶｔに影響を及ぼし得ることは理解されるであろう。金属ゲート層３０の形成に用いられるのに適した金属の非網羅的なリストは、ＴｉＮ、ＴａＮ、ＨｆＳｉ、及びＴａＣを含む。金属ゲート層３０は望ましくは約２〜１０ｎｍの厚みまで堆積させられる。] 図１
[0019] 図示された例示的な実施形態では、金属ゲート層３０の上面上に多結晶シリコン層３２が堆積させられる。多結晶シリコン層３２は、望ましくは、イオン注入によって不純物が後でドープされる非ドープの多結晶シリコンとして堆積されるが、多結晶シリコンへのドープがその場で行われてもよい。ある実施例では、多結晶シリコン層３２はＬＰＣＶＤ及びシランの水素還元を用いて堆積させられる。多結晶シリコン層３２は望ましくは約５０〜１００ｎｍの厚みまで堆積させられる。]
[0020] 図２は標準的なパターニング及びエッチングのステップを実行した後のＳＣトランジスタ１６及びＬＣトランジスタ１８を示している。ＳＣトランジスタ１６は第１のゲートスタック３４を画定するようにエッチングされ、第１のゲートスタック３４は、所定長（Ｌ）より短いチャネル長（図２において矢印３３で示される）を有しているのでここでは短チャネル（ＳＣ）ゲートスタックと称することとする。同様に、ＬＣトランジスタ１８は第２のゲートスタック３６を確定するようにエッチングされ、第２のゲートスタック３６は、所定長（Ｌ）以上のチャネル長（図２において矢印３５で示される）を有しているのでここでは長チャネル（ＬＣ）ゲートスタックと称することとする。既に述べたように、所定長（Ｌ）は約０．１μｍの例示的な値を有していてよい。] 図２
[0021] ＳＣゲートスタック３４は、多結晶シリコン層３２（図１）から形成された多結晶シリコン層３８と、金属ゲート層３０（図１）から形成された金属ゲート４０と、ゲート絶縁層２８（図１）から形成されたゲート絶縁体４２とを備えている。同様にＬＣゲートスタック３６は、多結晶シリコン層３２（図１）から形成された多結晶シリコン層４４と、金属ゲート層３０（図１）から形成された金属ゲート４６と、ゲート絶縁層２８（図１）から形成されたゲート絶縁体４８とを備えている。詳細は後述するように、ＳＣゲートスタック３４はＳＣトランジスタ１６内における永続的なゲートスタックとして機能する。対照的にＬＣゲートスタック３６の一部、即ち多結晶シリコン層４４及び金属ゲート４６は処理の間に置換される。このため、多結晶シリコン層４４及び金属ゲート４６は集合的に以下「ＬＣダミーゲート」と称されることがある。] 図１
[0022] 図２において矢印５２で示されるように、ＳＣトランジスタ１６はＬＣトランジスタ１８から集積回路の図示しない部分によって隔てられている。図２には図示しないが、ＳＣトランジスタ１６及びＬＣトランジスタ１８の間のこの図示しない部分の範囲内に電気的絶縁要素が形成されることは当業者に理解されるであろう。電気的絶縁要素を形成するために任意の適切な処理が利用可能であり、例えば標準的な浅溝絶縁(shallow trench isolation)処理が採用された場合、基板２０に浅溝がエッチングされ、浅溝内に熱酸化ライナ(liner)が成長させられ、溝内で熱酸化ライナを覆うように酸化物が堆積させられる。] 図２
[0023] 図３は、ＳＣゲートスタック３４に近接するソースドレイン領域５４、５６及びサイドウォールスペーサ６２並びにＬＣゲートスタック３６に近接するソースドレイン領域５８、６０及びサイドウォールスペーサ６４の形成後のＳＣトランジスタ１６及びＬＣトランジスタ１８を示している。ソース５４及びドレイン５６を作製するために、ＳＣゲートスタック３４近傍の基板２０に選択的イオンが注入され、この場合ＳＣゲートスタック３４はイオン注入マスクとして機能する。同様に、ソース５８及びドレイン６０を形成するために、同じくマスクとして機能するＬＣゲートスタック３６近傍の基板２０に選択的イオンが注入される。例えば、Ｐ型ＭＯＳトランジスタに対してはホウ素イオンが注入されるが、注入のために選択される特定のイオンは、構築中のデバイスの種類に依存するであろう（例えばＮ型ＭＯＳトランジスタに対してヒ素又はリンイオンが注入されてよい）。イオン注入の後に活性化焼鈍が行われ、注入されたイオンが電気的に活性化させられると共にイオン注入処理に起因するシリコン格子の任意の欠陥が修復される。] 図３
[0024] サイドウォールスペーサ６２及びサイドウォールスペーサ６４は、それぞれＳＣゲートスタック３４及びＬＣゲートスタック３６の対向側壁の近傍に形成される。一つの例示的な技術によれば、スペーサ形成物質（例えばＳｉＯ２）が基板２０、ＳＣゲートスタック３４及びＬＣゲートスタック３６を覆うように堆積させられる。スペーサ形成物質は、ＬＰＣＶＤを用いて約１５ｎｍの例示的な厚みまで堆積させられてよい。スペーサ形成物質は次いで例えばＣＨＦ３、ＣＦ４又はＳＦ６化学を採用した反応性イオンエッチング（ＲＩＥ）技術を利用して異方性エッチングされる。これにより、ＳＣゲートスタック３４の対向側壁上にサイドウォールスペーサ６２が形成され、ＬＣゲートスタック３６の対向側壁上にサイドウォールスペーサ６４が形成される。図３には図示しないが、一般的に「ゼロスペーサ」と称される比較的薄い熱成長酸化物層を下部層として含むようにサイドウォールスペーサが形成されていてもよい。] 図３
[0025] 明瞭のために、図３はＳＣトランジスタ１６及びＬＣトランジスタ１８を各々が一組のサイドウォールスペーサ及び単一のソースドレイン注入部のみを含むものとして示している。にもかかわらず、多重のスペーサ及び多重の注入物がＳＣトランジスタ１６及び／又はＬＣトランジスタ１８の製造において用いられてよく典型的には用いられることが容易に理解されるであろう。例えば、上述したサイドウォールスペーサ形成のステップ及び浅い注入のステップの実行の後に、第２のサイドウォールスペーサ形成のステップ及び更に深い注入のステップが実行され得る。] 図３
[0026] 次いで図４に示されるように、集積回路の上面の範囲内にシリサイド層が形成される。特に、シリサイド層６６がソースドレイン領域５４、５６、５８、６０の範囲内に形成され、シリサイド層６８がＳＣゲートスタック３４の多結晶シリコン層３８の範囲内に形成され、シリサイド層７０がＬＣゲートスタック３６の多結晶シリコン層４４の範囲内におそらく形成される。一つの選択肢においては、これらのシリサイド層は、シリサイド形成金属を基板２０の表面上のソースドレイン領域５４、５６、５８及び６０近傍に堆積させ、次いで例えば急速熱焼鈍(rapid thermal annealing)（ＲＴＡ）を用いてシリサイド形成金属を加熱することによって形成される。望ましいシリサイド形成金属群はコバルト及びニッケルを含むが、他のシリサイド形成金属が採用されてもよい（例えばレニウム、ルテニウム、パラジウム等）。シリサイド形成金属は例えばスパッタリングにより約５〜３０ｎｍの厚みまで堆積可能である。露出したシリコンに接触していないシリサイド形成金属（例えばサイドウォールスペーサ６２、６４上に堆積させられたシリサイド形成金属）は、ＲＴＡの間に反応してシリサイドを形成することはなく、それ以降にＨ２Ｏ２／Ｈ２ＳＯ４又はＨＮＯ３／ＨＣｌ溶液内でのウエットエッチングを通して除去することができる。シリサイド層６６及び６８は導電性を増大させるように機能し、使い勝手の良い接点を提供する。シリサイド層７０は、もし形成されていれば、図１１及び１２と共に後述するように、多結晶シリコン層４４及び金属ゲート４６（即ち図２に示されるダミーゲート５０）と一緒に最終的には除去される。] 図１１ 図２ 図４
[0027] 図５は基板２０、ＳＣトランジスタ１６及びＬＣトランジスタ１８を覆うようにエッチング停止材質７２の層が堆積させられた後の例示的な集積回路を示している。望ましい実施形態では、エッチング停止材質７２の層は、例えばＣＶＤを用いて約５０ナノメータの厚みまで堆積させられたシリコン窒化物を備えている。ＳＣゲートスタック３４及びサイドウォールスペーサ６２を覆うようなエッチング停止材質７２の堆積は、ＳＣトランジスタ１６上方への第１のエッチング停止隆起物(raised etch stop feature)７４の生成をもたらし、ＬＣゲートスタック３６及びサイドウォールスペーサ６４を覆うようなエッチング停止材質７２の堆積は、ＬＣトランジスタ１８上方への第２のエッチング停止隆起物７６の生成をもたらす。] 図５
[0028] 図６を参照すると、エッチング停止材質７２の層を覆うように層間誘電体（ＩＬＤ）７５が次いで堆積させられる（例えばＣＶＤにより）（ソースドレイン領域５４、５６、５８、６０は明瞭のため図６あるいはそれ以降の図面には図示されていない）。ＩＬＤ７５は例えばＴＥＯＳ（オルトケイ酸テトラエチル）源から堆積させることができる。ＩＬＤ７５は望ましくはエッチング停止層７２の隆起物７４及び７６を完全に覆うのに十分な厚みまで堆積させられる。ＩＬＤ７５の上面は望ましくは例えば化学機械研磨又は平坦化（ＣＭＰ）処理を用いて平坦化される。図７に示されるように、例えば、ＩＬＤ７５の上面は、エッチング停止隆起物７４の上部及びエッチング停止隆起物７６の上部が露出されるまでエッチング停止隆起物７４及び７６の頂点を越えて平坦化されてよい。あるいはまた、エッチング停止隆起物７４及び７６が露出される前に平坦化が中止されてもよい。この後者の場合、ＩＬＤ７５の上面は平坦化の後に図７において破線８２で示されるようにエッチング停止隆起物７４及び７６の僅かに上方の高さにあってよい。次いでエッチング停止隆起物７４及び７６の上部が露出されるようにエッチングを行うことができる。] 図６ 図７
[0029] 続いて図８を参照すると、集積回路の上面を覆うようにフォトレジストマスク８４が配置され次いでパターニングされる。パターニングの後、フォトレジストマスク８４は集積回路に含まれるＬＣトランジスタ１８及び全てのＮ型デバイスを覆う。パターニングされたマスク８４を介して露出された集積回路の領域は次いでエッチングされ、ＩＬＤ７５には開口８６が形成され、ＳＣゲートスタック３４及びサイドウォールスペーサ６２は開口８６を介して露出される。エッチングの深さは、望ましくは、開口８６の下端が多結晶シリコン層３８の上面の下に位置するように制御される。つまり、エッチングは、望ましくは、多結晶シリコン層３８のサイドウォール８８の上部を露出させるのに十分な深さまで行われる。一つの特定の例示的実施形態では、エッチング深さは約２００〜約３００オングストロームの間である。] 図８
[0030] 図９はフォトレジストマスク８４（図８）を除去した後に実行可能な随意的な酸化ステップを示している。望ましい実施形態では、酸化ステップは酸素焼鈍処理の形態を想定しており、この場合、サイドウォールスペーサ６２は、所定温度（例えば摂氏約４００〜６００度）で所定期間（例えば３０分又はそれを超える時間以内）だけ酸素雰囲気（例えば約５〜１０ｐｐｍＯ２）に導入される。この酸素焼鈍処理の間、酸素分子はサイドウォールスペーサ６２を介して下に向かってゲート絶縁体４２内まで拡散し、より詳細に後述するように、絶縁体４２内の酸素空孔を満たす。特に、酸素分子はエッチング停止層７２内を容易には拡散することができないので、ＬＣトランジスタ１８のゲート絶縁体４８に対する酸素焼鈍の影響は皆無に近い。] 図８ 図９
[0031] 既に説明したように、ゲート絶縁体（例えばゲート絶縁体４２）内の酸素空孔によって生じた正の固定電荷がＳＣデバイスのスレッショルド電圧（Ｖｔ）を所望のバンド端（ＢＥ）Ｖｔから離れるようにシフトさせ得ることが発見されている。図９に示される酸化ステップは、ゲート絶縁体４２内の酸素空孔を埋めることによりこれらの固定電荷を著しく減少させ又は完全に排除し、ＳＣトランジスタ１６の実際のスレッショルド電圧が所望のＢＥＶｔに近づくことを可能にする。この概念は図１０にグラフとして示されており、ドレイン電流（Ｉｄ）は横軸に沿ってプロットされゲート電圧（Ｖｇ）は縦軸に沿ってプロットされている（縦軸はドレイン電流（Ｉｄ）、横軸はゲート電圧（Ｖｇ））。２つの関数、即ち酸化前関数９２及び酸化後関数９０が図１０に描かれている。関数９２を関数９０と比較することにより理解されるであろうように、ゲート絶縁体の酸化はドレイン電流対ゲート電圧関数を左にシフトさせ、与えられたドレイン電流に対してバンド端電圧スレッショルドが達成されることを可能にする。このことはまた、同じゲート電圧であればＳＣトランジスタ１６がより多くの電流を導くことを可能にする。] 図１０ 図９
[0032] 上述した酸化処理の実行の後、ダマシン処理が用いられてシリサイド層７０、多結晶シリコン層４４及び金属ゲート４６（繰り返しになるが、集合的にダミーゲートと称される）が永続的な金属ゲートで置換される。図１１を参照すると、ＳＣトランジスタ１６及び、集積回路に含まれていてよい全てのＮチャネルデバイスを覆うようにフォトマスクレジスト９４が集積回路上に最初に配置される。次いでエッチング処理が実行されて、エッチング停止隆起物７６（図５〜７に図示）の露出された上部、サイドウォールスペーサ６４の上部、及びＩＬＤ７５における周囲部分が除去される。このエッチングステップは、既に図８と共に説明したようなＳＣゲートスタック３４を露出させるために行われたエッチングステップと実質的に同じであってよい。エッチング処理により集積回路の上面内のＬＣトランジスタ１８上には開口９５が形成され、ＬＣゲートスタック３６の上部及びサイドウォールスペーサ６４が露出させられる。] 図１１ 図５ 図６ 図７ 図８
[0033] 次いで、図１２に示されるように、第２のエッチングステップが実行されてシリサイド層７０及びＬＣゲートスタック３６の多結晶シリコン層４４が除去される。フォトレジストマスク９４がＳＣトランジスタ１６上に残っている一方で、多結晶シリコンに選択的なエッチング液（例えばテトラメチルアンモニウムヒドロキシド又はＴＭＡＨ）が少なくともＬＣゲートスタック３６の露出された部分に適用される。多結晶シリコン層４４が適切に取り除かれた後に、金属ゲート４６を除去するために第３のエッチングステップが実行されてよく、あるいはＬＣゲートスタック３６の仕事関数を改善するためにトリートメントステップ（例えば合金化、酸素焼鈍、フッ素注入等）が用いられてよい。言うまでもなく、採用される特定のエッチング液は、金属ゲート４６を形成するのに用いられた金属に依存する。例えば、金属ゲート４６が窒化チタンからなる場合には、ゲート４６を除去するために水酸化アンモニウム又は過酸化物系化学を用いることができる。このように、図１２に示される一連のエッチングステップを通して、ダミーゲート５０の構成要素（即ち図２に示される多結晶シリコン層４４及び金属ゲート４６）が除去されて、サイドウォールスペーサ６４の間にＬＣデバイストレンチ９６が形成される。] 図１２ 図２
[0034] 図１３は集積回路上及びＬＣデバイストレンチ９６内への金属膜層９８の堆積の後でのＳＣトランジスタ１６及びＬＣトランジスタ１８を示している。金属膜層９８の堆積に先立って、フォトレジストマスク９４が除去されて、望ましい実施形態では、仕事関数設定金属（例えばイリジウム、白金、アルミニウム、ルテニウム等）の比較的薄い層が堆積させられる（図示せず）。仕事関数設定金属及び金属膜層９８の堆積は、例えば標準的な無電解又は電解析出メッキ処理のいずれかにより達成され得る。望ましい実施形態では、金属膜層９８は、約４．７乃至約５．１電子ボルトの実効仕事関数を有する金属からなる。上述したように、この理想的な範囲に含まれる仕事関数を有する金属は、摂氏４００度を超える温度で不安定である傾向にあるので、ここでは熱的不安定金属と称する。適切な熱的不安定金属の例はイリジウム、白金、パラジウム及びルテニウムを含む。膜材質層９８は、十分な厚みで堆積させられ且つトレンチ９６を実質的に埋めた後に研磨（例えばＣＭＰにより）されて、十分に平面的な表面が生成される。図１４は研磨後の集積回路を示している。図１４に示されるように、研磨の結果、ＳＣゲートスタック３４を包囲しこれに接触するキャップ１００が生成されると共に、トレンチ９６（図１２及び１３に図示）を埋めゲート絶縁体４８に接触する永続的ＬＣゲート１０２が生成される。集積回路の処理を完結するために付加的なステップが実行されるが（例えば、第２の層間誘電体の堆積、ソース及びドレイン領域へビア(vias)を備えつけるための更なるエッチングステップ、金属プラグの堆積、等）、そのようなステップは当業界において周知であるから簡潔にするためにここでは説明しない。] 図１２ 図１３ 図１４
[0035] このように短チャネルデバイス及び長チャネルデバイスの両方を有する集積回路を製造するのに適した方法の例が提供されたことは理解されるべきである。上述したダマシン型置換ゲートプロセスは、長チャネルデバイスの構築において熱的不安定金属の採用を可能にし、従って長チャネルデバイスに対してバンド端スレッショルド電圧を達成することを可能にする。また、例示的な方法は、短チャネルＰＦＥＴデバイス内で生じることのある酸素空孔を修復して、それにより短チャネルデバイスに対してバンド端スレッショルド電圧を達成することも可能にする。上述した例示的な実施形態では、ダミーゲート置換がＰＦＥＴ長チャネルデバイスに対して（そしてＮＦＥＴ長チャネルデバイスに対してではなく）単独で実行されるものとして説明したが、代替的な実施形態ではダミーゲート置換はＰＦＥＴ長チャネルデバイス及びＮＦＥＴ長チャネルデバイスの両方に対して実行されてよいことが理解されるべきである。]
[0036] 上述した詳細な説明においては少なくとも一つの例示的な実施形態が提示されたが、多くの変形が存在することは理解されるべきである。また、例示的な実施形態は単なる例であって、発明の範囲、適用可能性、又は構成を限定することは決して意図されていないことも理解されるべきである。むしろ、上述した詳細な説明は、一つ以上の例示的な実施形態を実施するための有用な指針を当業者に提供するであろう。上述した方法の特定の実施形態は薄いシード層及び堆積させられた金属層を含むが、更なる処理の間に行われてよいその後の加熱ステップの後、シード層及び堆積させられた金属層は互いに融合して、個々の異なるシード層は識別不能になるであろう。添付の特許請求の範囲に記載された発明の範囲及びその法的な均等範囲から逸脱することなしに、要素の機能及び配列において種々の変更がなされ得ることは理解されるべきである。]

权利要求:

請求項1
各々層間誘電体（７５）が重ねられた短チャネル（ＳＣ）デバイス（１６）及び長チャネル（ＬＣ）デバイス（１８）を含む集積回路を製造するための方法であって、前記ＳＣデバイス（１６）はＳＣゲートスタック（３４）を有しており前記ＬＣデバイス（１８）はダミーゲート（５０）を最初に有しており、前記ダミーゲート（５０）を除去してＬＣデバイストレンチ（９６）を形成することと、前記ＳＣデバイス（１６）及び前記ＬＣデバイス（１８）を覆うように金属ゲート材料（９８）を堆積させることと、を備え、前記金属ゲート材料（９８）は前記ＳＣゲートスタック（３４）に接触し且つ前記ＬＣデバイストレンチ（９６）を実質的に埋めている方法。
請求項2
前記ＬＣデバイス（１６）をフォトレジストマスク（８４）で覆うことと、前記ＳＣゲートスタック（３４）が前記層間誘電体（７５）を介して露出させられる一方で前記ダミーゲート（５０）が前記層間誘電体（７５）により覆われたままになるように前記層間誘電体（７５）の選択された部分をエッチングすることと、を更に備えた請求項１に記載の方法。
請求項3
前記層間誘電体（７５）の前記選択された部分をエッチングした後に前記ＳＣゲートスタック（３４）を酸化するステップを更に備えた請求項２に記載の方法。
請求項4
前記ＳＣデバイス（１６）は前記ＳＣゲートスタック（３４）に近接するサイドウォールスペーサ（６２）を含み、前記ＳＣゲートスタック（３４）はゲート絶縁体（４２）を含み、前記酸化するステップは前記ゲート絶縁体（４２）をアニール処理する一方で前記サイドウォールスペーサ（６２）を酸素雰囲気にさらすことを備えている請求項３に記載の方法。
請求項5
前記ＳＣデバイス（１６）及び前記ＬＣデバイス（１８）は各々Ｐ型デバイスであり、前記集積回路はＮ型デバイスを更に含み、前記ＬＣデバイス（１６）をフォトレジストマスク（８４）で覆うことは、前記ＬＣデバイス（１８）及び前記Ｎ型デバイスを覆うように前記フォトレジストマスク（８４）を前記集積回路上に配置することを備えている請求項２に記載の方法。
請求項6
前記ＳＣデバイス（１６）及び前記ＬＣデバイス（１８）は各々Ｐ型デバイスであり、前記集積回路はＮ型デバイスを更に含み、前記ダミーゲート（５０）を除去してＬＣデバイストレンチ（９６）を形成することは、前記ＳＣデバイス（１６）及び前記Ｎ型デバイスをフォトレジストマスク（９４）で覆うことと、前記ダミーゲート（５０）をエッチングすることと、を備えている請求項１に記載の方法。
請求項7
前記集積回路の前記ＳＣゲートスタック（３４）及び前記ダミーゲート（５０）を含む部分を覆うようにエッチング停止層（７２）を形成し、前記エッチング停止層（７２）が前記ＳＣゲートスタック（３４）の上方の第１のエッチング停止隆起物（７４）と前記ダミーゲート（５０）の上方の第２のエッチング停止隆起物（７６）とを含むようにすることと、前記第１のエッチング停止隆起物（７４）及び前記第２のエッチング停止隆起物（７６）を覆うように前記エッチング停止層（７２）上に前記層間誘電体（７５）を堆積させることと、を更に備えた請求項１に記載の方法。
請求項8
前記ＳＣゲートスタック（３４）はサイドウォール（８８）を有する多結晶シリコン層（３８）を含み、前記エッチングのステップは、前記ＳＣゲートスタック（３４）を包囲する開口（８６）を生成することと、前記サイドウォール（８８）の少なくとも一部を露出させることと、を備えている請求項１に記載の方法。
請求項9
前記ＳＣデバイス（１６）及び前記ＬＣデバイス（１８）を覆うように金属ゲート材料（９８）を堆積させることは、前記開口（８６）を前記金属ゲート材料（９８）で実質的に埋めることを備えている請求項８に記載の方法。
請求項10
前記金属ゲート材料（９８）は約４．７〜約５．１電子ボルトの実効仕事関数を有する金属からなる請求項１に記載の方法。